MCU의 출력 포트가 부족해 74595 계열 시프트 레지스터를 사용한 적이 있다. 그런데 EN 55014-2 기준으로 AC 전원 포트에 Burst 1kV를 인가하는 시험에서 출력 데이터가 1비트씩 밀리는 현상이 발생했다.
슈미트 트리거 입력을 갖는 TI SN74HCS595로 변경하자 오동작 빈도는 줄었지만 현상은 남았다. SN74HCS595를 유지한 상태에서 CLK 경로에 100Ω 직렬 저항과 1nF 커패시터로 RC 필터를 추가한 뒤에는 해당 시험 조건에서 현상이 더 이상 발생하지 않았다. 여러 IC에 CLK를 분기할 때의 필터 배치와 개선 과정을 정리한다.
목차
CLK 오인식이 출력 비트 밀림으로 이어지는 이유
74595는 시프트 레지스터와 출력 저장 레지스터가 분리된 구조다. SN74HCS595의 경우 SRCLK 상승 에지에서 직렬 입력 데이터가 시프트되고, 별도의 RCLK가 출력 저장 레지스터를 갱신한다. 이 동작 구조는 TI SN74HCS595 데이터시트에서 확인할 수 있다.
시프트 과정에서 의도하지 않은 CLK 에지가 추가로 인식되면 데이터가 한 비트 더 이동할 수 있다. 이후 RCLK로 출력을 갱신하면 밀린 데이터가 병렬 출력에 반영된다.
출력이 1비트씩 밀리는 현상과 CLK 필터 적용 후 개선된 결과를 바탕으로, 이번 문제는 Burst Noise가 shift CLK 배선에 결합해 추가 클록으로 인식되는 현상으로 판단했다.
SN74HCS595로 변경한 결과: 빈도는 줄었지만 현상은 남음
먼저 슈미트 트리거 입력이 내장된 TI SN74HCS595로 변경했다. 이 제품은 모든 입력에 슈미트 트리거 구조를 적용하며, 느리거나 노이즈가 있는 입력 신호를 지원한다. TI 데이터시트
슈미트 트리거는 입력 전압이 올라갈 때와 내려갈 때 서로 다른 전환 문턱을 사용한다. 이 히스테리시스가 입력 문턱 부근의 흔들림에 의한 반복 전환을 줄여 준다. 그러나 노이즈가 두 전환 문턱을 넘나들면 슈미트 트리거 입력도 클록으로 인식할 수 있다.
실제로 IC를 변경한 뒤 오동작 빈도는 감소했지만 비트 밀림 현상이 완전히 없어지지는 않았다. 이번 환경에서는 입력의 히스테리시스만으로 충분하지 않아, CLK 입력에 도달하는 노이즈를 줄이는 대책을 추가했다.
CLK에 100Ω과 1nF RC 필터 추가
SN74HCS595를 유지하면서 CLK 신호 경로에 100Ω 저항을 직렬로 넣고, 저항을 지난 SRCLK 입력 노드와 GND 사이에 1nF 커패시터를 연결했다.
공통 CLK를 여러 IC에 Stub 배선으로 분기하는 경우에는 각 IC의 CLK 입력 가까이에 필터를 개별적으로 적용하는 방식이 유효했다. 분기 이후의 배선에도 노이즈가 결합할 수 있으므로, 각 수신단에서 필터링하도록 구성하는 것이 핵심이다.
회로도는 분기별 필터 연결을 설명하는 개념도다. 세 개의 분기는 구성 예시이며 DATA(SER), 출력 래치(RCLK), 전원 및 디커플링 연결은 생략했다.
각 분기의 연결은 공통 CLK → 100Ω 직렬 저항 → SRCLK 입력 순서다. 1nF 커패시터는 저항을 지난 입력 노드에서 해당 IC의 로컬 GND로 연결한다. 커패시터와 GND 사이의 배선도 짧게 구성하는 것이 좋다.
RC 필터는 짧은 노이즈 펄스에 대한 입력 노드의 전압 변화를 완화하고, 슈미트 트리거는 필터를 거친 입력 신호를 히스테리시스에 따라 판별한다. 두 대책은 서로 다른 역할을 한다.
대책별 Burst 시험 결과
| 적용 단계 | 관찰 결과 |
|---|---|
| 기존 74595 계열 사용 | Burst 시험 중 출력 데이터가 1비트씩 밀리는 현상 발생 |
| SN74HCS595로 변경 | 오동작 빈도 감소, 비트 밀림 현상은 남음 |
| SN74HCS595 유지 + CLK에 100Ω·1nF RC 필터 추가 | 해당 시험 조건에서 비트 밀림 현상 미발생 |
위 결과는 EN 55014-2 기준, AC 전원 포트에 Burst 1kV를 인가한 시험 조건에서 확인한 내용이다. 이번 회로에서는 IC 변경만으로 남아 있던 현상이 RC 필터 추가 후 없어졌다.
다른 회로에 적용할 때 확인할 타이밍
100Ω과 1nF의 이상적인 RC 시정수는 100ns다. 이번 회로에서는 이 부품값으로 문제를 해결했지만, 필터는 노이즈뿐 아니라 정상 CLK의 에지와 도착 시간에도 영향을 미친다. 따라서 다른 회로에 적용할 때는 다음 항목을 함께 확인해야 한다.
- 정상 CLK의 펄스 폭과 입력 전환 시간: 필터를 거친 뒤에도 필요한 클록 조건을 만족하는지 확인한다.
- 데이터와 출력 래치 타이밍: SER의 설정·유지 시간과 마지막 SRCLK에서 RCLK까지의 시간 여유를 데이터시트 기준으로 확인한다.
- 여러 IC 사이의 CLK 도착 시간 차이: 개별 RC의 부품 편차와 입력 문턱 차이에 따른 스큐를 고려한다. 특히 직렬 캐스케이드에서는 IC 사이의 데이터 설정·유지 시간을 확인해야 한다.
- MCU CLK 출력의 구동 부하: 분기 수가 늘어나면 각 커패시터를 구동하는 부하도 증가하므로 GPIO의 구동 능력과 실제 전송 조건을 검토한다.