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오픈컬렉터/오픈드레인 출력

  • UART 절연 통신회로 포토커플러 설계: Active-Low·고온 CTR·Fail-Safe

    UART 절연 통신회로 포토커플러 설계: Active-Low·고온 CTR·Fail-Safe

    UART 절연 회로는 논리 극성, 타이밍, 온도에 따른 구동 여유를 함께 확인해야 한다. 특히 트랜지스터 출력형 포토커플러를 고온 환경에서 사용한다면 선정 부품 데이터시트의 CTR–온도 그래프를 반드시 확인해야 한다. 상온에서 확보한 출력 전류가 고온에서도 유지된다고 가정하면 Low 레벨과 통신 타이밍의 여유를 잃기 쉽다.

    1. UART 절연에서 먼저 확인할 타이밍

    UART는 별도의 클록선을 공유하지 않는 비동기 통신이다. 수신기는 Idle High에서 스타트 비트의 하강 에지를 검출한 뒤 자체 클록으로 데이터와 스톱 비트를 샘플링한다. 오버샘플링 배수와 다수결 판정 방식은 MCU마다 다르므로 해당 UART 매뉴얼을 확인한다.

    절연 소자의 상승·하강 전파지연(propagation delay)을 각각 \(t_{PLH}\), \(t_{PHL}\)이라고 하면 펄스폭 왜곡(PWD, Pulse Width Distortion)은 다음과 같다.

    \[PWD = |t_{PHL}-t_{PLH}|\]

    공통된 고정 지연은 전체 파형을 같은 시간만큼 늦출 뿐이다. 반면 두 전파지연의 차이, 부하에 따른 느린 에지, 지터는 수신단에서 High와 Low가 유지되는 시간을 왜곡한다. 여기에 송수신 클록 오차가 프레임 진행에 따라 누적되면 샘플링 여유가 급격히 줄어든다. 데이터 비트를 잘못 읽으면 데이터 오류가 발생하고, 스톱 비트를 Low로 읽으면 프레이밍 에러(framing error)가 발생한다.

    보레이트 1비트 시간 \(T_b=1/baud\)
    9600 bps 약 104.17 μs
    115200 bps 약 8.68 μs

    비트 시간이 짧을수록 같은 지연 비대칭이 차지하는 비율이 커진다. 허용 PWD를 일률적인 비율로 못 박기보다는 MCU의 수신 타이밍, 프레임 길이, 송수신 클록 오차, 지터와 입력 임계값을 포함한 시간 예산(timing budget)으로 검토한다. Microchip 비동기 수신기 설명

    2. 보레이트와 출력 구조에 따른 소자 선정

    소자군 대표 부품 설계에서 확인할 사항
    트랜지스터 출력형 PC817, TLP785 CTR, 포화 전압, 저장시간, 부하저항, 온도별 스위칭 특성
    고속 토템폴 로직 출력형 TLP2361 입력 임계전류, 권장 LED 전류, 전원 범위, 전파지연·PWD, 출력 전압
    고속 오픈컬렉터 계열 6N137 제조사별 전원·온도 범위, 입력 전류, 출력 풀업, Enable, 부하 조건
    디지털 아이솔레이터 ISO7721 등 양단 전원, 채널 방향, 기본 출력 상태, 지연·CMTI·절연 사양

    일반 포토트랜지스터는 접합 용량과 깊은 포화에 따른 저장시간(storage time) 때문에 LED를 꺼도 출력 전류가 즉시 사라지지 않는다. 출력이 High로 복귀할 때는 풀업 저항과 부하 용량의 RC 시상수도 영향을 준다. 높은 CTR이 정적 구동에는 유리하지만 턴오프 속도에는 오히려 불리하게 작용하기도 한다.

    실무에서 PC817이나 TLP785로 2400 또는 4800 bps를 다룰 때는 회로 조건에 따른 편차를 먼저 고려하게 된다. 같은 부품이라도 LED 전류, 부하 저항, 온도와 포화 깊이에 따라 실제 스위칭 속도가 크게 달라지기 때문이다. 만약 9600~115200 bps 이상의 UART를 새로 설계한다면, 조건별 스위칭 특성이 보증된 고속 로직 출력형이나 디지털 아이솔레이터를 우선 검토하는 편이 설계 여유를 확보하기에 훨씬 수월하다. Toshiba 트랜지스터 커플러 설계 자료

    3. Idle에서 LED를 끄는 Active-Low 연결

    UART가 Idle High일 때 LED가 꺼지도록 송신 MCU의 TX로 LED 전류를 싱크(sink)하는 구성을 사용한다. 전류 경로는 송신측 전원 VDD_A → RLED → LED 애노드 → LED 캐소드 → MCU_TX다. 이때 LED 전원은 TX의 GPIO 전압 도메인에서 공급해야 한다.

    TLP2361의 입력 LED, 수광 포토다이오드, AMP·논리 처리부, M1 PMOS와 M2 NMOS 토템폴 출력 및 0.1uF 바이패스를 나타낸 내부 기능 등가회로
    Toshiba 데이터시트 내부회로도를 근거로 LED·포토다이오드·신호 처리부·M1/M2 토템폴 출력을 풀어 그린 설명용 내부 기능 등가회로. 공개되지 않은 AMP/논리 세부 회로는 기능 블록으로 남겼다.

    TX는 MCU가 제어하는 출력 노드이므로 접지에 직접 묶지 않는다.

    MCU_TX LED 반전형 포토IC 출력 MCU_RX
    High 소등 High Idle 또는 데이터 1
    Low 점등 Low 스타트 비트 또는 데이터 0

    LED 구동의 Active-Low 동작과 포토IC의 반전 특성이 결합하여 TX에서 RX까지 전체 논리는 비반전으로 전달된다. UART 신호는 대부분 시간을 Idle High 상태로 유지하므로, 이 구성은 대기 중 LED 전류와 누적 점등 시간을 줄이는 데 효과적이다. 다만 수신측 IC 자체의 대기 전원 소비는 별도로 고려해야 한다.

    3.3 V TX에 연결한 LED를 5 V 전원에서 공급하면 TX High 상태에서도 LED 잔류전류가 흐르거나 GPIO 내부 보호 다이오드로 전류가 유입될 수 있다. 따라서 GPIO의 허용 전압, 싱크 전류, 부하에 따른 \(V_{OL}\), 리셋 시 내부 풀업·풀다운, 부분 전원(partial power-down) 상태를 함께 점검한다. 핀이 단순히 High-Z 상태라고 해서 LED 소등이 저절로 보장되지는 않는다.

    4. TLP2361과 6N137의 수신부 구성

    TLP2361은 반전 토템폴(totem-pole) 출력형이므로 외부 풀업 저항 없이 출력을 MCU_RX에 곧바로 연결할 수 있다. 수신측 전원 VDD_B와 GND_B를 사용하며, 출력 High/Low 보증값이 MCU 입력 임계값을 충분히 만족하는지 확인한다.

    핀 배치는 1번 애노드, 3번 캐소드, 4번 GND, 5번 출력 VO, 6번 VCC다. VCC와 GND 사이에는 0.1 μF 바이패스 커패시터를 배치하며, 데이터시트 권장대로 각 핀에서 1 cm 이내에 가깝게 실장한다. 송신측 GND_A와 수신측 GND_B는 절연 경계를 가로질러 결코 연결하지 않는다.

    TLP2361의 전원 범위는 2.7~5.5 V, 동작 온도 범위는 −40~125 °C다. 권장 LED ON 전류는 2~6 mA이며, 최대 입력 임계전류 \(I_{FHL}\)은 105 °C까지 1.3 mA, 125 °C까지 1.6 mA로 규정되어 있다. 표기의 15 MBd는 전형값이므로 실제 전원·온도·부하 조건에서 보증된 전파지연과 PWD 규격을 함께 살펴봐야 한다. TLP2361 공식 데이터시트

    6N137의 LED, 포토다이오드, 증폭·Enable 논리, NMOS 오픈드레인 출력과 수평 정렬된 VDD_A·RLED 입력선
    Vishay 데이터시트 기능도를 바탕으로 구성한 6N137 내부 기능 등가회로. LED·포토다이오드·증폭/Enable 논리·오픈드레인 NMOS 경로와 외부 풀업·바이패스를 표시했다.

    이 회로 예시에서 수신측 풀업 전원은 5 V다. 따라서 수신 MCU의 RX 핀이 5 V 입력을 견딜 수 있는 사양이어야 한다.

    6N137은 외부 풀업이 필요한 오픈컬렉터 출력형이다. 여기서 참고한 Vishay 제품은 권장 VCC가 4.5~5.5 V, 동작 온도 범위가 −40~100 °C다. 풀업 저항 330 Ω~4 kΩ 및 입력 High 전류 5~15 mA는 해당 Vishay 데이터시트의 권장 조건이므로, 제조사별로 세부 정격이 다른 동명 6N137 계열 부품을 쓴다면 해당 부품의 규격을 개별 검토해야 한다.

    Enable이 High일 때 LED ON이면 출력 Low, LED OFF이면 출력 High가 된다. Enable 핀은 의도한 활성 상태로 확실히 바이어스하고, 풀업 전원은 출력 트랜지스터의 허용 전압 및 수신 MCU_RX의 입력 정격에 맞춘다. IC 전원(VCC)과 풀업 전압을 관성적으로 동일하게 맞추기보다는 각 도메인의 전압 사양을 분리해 점검하는 편이 안전하다. Vishay 6N137 공식 데이터시트

    풀업 저항을 작게 잡으면 상승 에지는 빨라지지만, 출력 Low 상태에서 흘려야 하는 싱크 전류가 늘어난다. 단순 RC 시상수 모델에 따른 10~90% 상승시간은 다음과 같으며, 실제 지연에서는 소자 내부의 저장시간과 전파지연을 함께 더해 계산해야 한다.

    \[t_r \approx 2.2R_LC_{load}\]

    5. LED 전류와 저항의 최악조건 계산

    로직 출력형 소자는 트랜지스터 출력형의 CTR 대신 입력 임계전류와 권장 LED 전류를 기준으로 삼아 계산한다. 저항 공차와 사용 온도 범위에서의 전압 한계를 반영한 최악조건 식은 다음과 같다.

    \[I_{F,min}=\frac{V_{DD,min}-V_{F,max}-V_{OL,max}}{R_{LED,max}}\] \[I_{F,max}=\frac{V_{DD,max}-V_{F,min}-V_{OL,min}}{R_{LED,min}}\]

    계산 시 분자의 전압 마진이 항상 양수인지 먼저 확인한다. 최소 전류 \(I_{F,min}\)은 전 온도 범위의 임계전류와 장기 노화 마진을 넘겨 권장 ON 영역에 들어가야 한다. 반대로 최대 전류 \(I_{F,max}\)는 권장 상한, 고온에 따른 LED 정격 저감(derating), 저항 발열, GPIO 핀 및 포트별 최대 허용 전류를 넘지 않아야 한다.

    특히 TLP2361의 \(V_F\) 최소·전형·최대 규격 1.35/1.50/1.65 V는 \(I_F=2\) mA, 25 °C 기준이다. 저온에서는 LED 순방향 전압이 상승하여 구동 전류가 의도보다 줄어들 수 있고, 고온에서는 반대로 전압이 떨어져 전류가 증가한다. 따라서 상온 전형값이나 평균 온도계수에만 의존하지 않고, 최저 온도에서의 \(V_F\) 상승분과 최고 온도에서의 전류 증가분을 각각 최악조건 식에 대입해 여유를 확인한다.

    6. 고온 환경에서는 CTR–온도 그래프를 반드시 확인

    트랜지스터 출력형의 전류전달비(CTR, Current Transfer Ratio)는 다음과 같이 정의된다.

    \[CTR(\%)=\frac{I_C}{I_F}\times100\]

    CTR은 입력 전류, 컬렉터–이미터 전압, 소자 개체차와 랭크, 동작 온도, 누적 사용 시간에 따라 크게 변한다. LED의 발광 효율과 포토트랜지스터의 전류 이득은 온도 계수가 서로 다르므로, 온도 곡선의 정점과 감쇄 특성은 부품과 구동 조건마다 제각각이다. 고온 환경에서 회로를 운용해야 한다면 선정한 부품의 CTR–온도 그래프를 반드시 확인하고, 전 동작 온도 범위에서 가장 취약한 최저 CTR 조건을 찾아내야 한다. Renesas CTR·온도·열화 설명

    예를 들어 TLP785 데이터시트 14쪽을 보면 CTR 직접 표기 대신 고정 \(I_F\) 조건에서의 \(I_C-T_a\) 특성이 나와 있다. 입력 전류 \(I_F\)가 일정하므로 컬렉터 전류가 줄어드는 것은 곧 CTR 감소를 의미한다. 이 곡선을 통해 고온에서 출력 전류가 얼마나 급격히 떨어지는지, 입력 전류 크기에 따라 감쇄 기울기가 어떻게 달라지는지 읽어낼 수 있다. 아울러 같은 페이지의 \(V_{CE(sat)}-T_a\) 곡선도 함께 확인해 포화 전압의 변동을 살핀다.

    데이터시트의 곡선은 대표적인 참고 특성이므로 전수 선별로 보증되는 최소 규격값과는 차이가 있다. 또한 \(V_{CE}=5\) V 조건에서 측정한 활성 영역(active region) CTR을 깊은 포화 영역(saturation region)의 유효 CTR로 그대로 끌어다 쓸 수는 없다. 따라서 그래프의 측정 바이어스와 정규화 기준, 랭크별 최소 보증 CTR을 대조하여 실제 동작점에서의 유효 CTR을 보수적으로 산정하고, 장기적인 LED 광량 감쇄(열화) 마진을 추가로 반영해 설계 여유를 둔다.

    산출한 유효 최소 CTR을 적용하면 해당 \(V_{CE}\) 조건에서 출력단이 끌어당길 수 있는 가용 전류를 추정할 수 있다.

    \[I_{C,avail}\approx I_{F,min}\frac{CTR_{min,eff}}{100}\] \[I_{C,req}=\frac{V_{PU,max}-V_{OL,target}}{R_{L,min}}+I_{leak,max}\]

    여기서 누설전류는 출력이 추가로 흡수(sink)해야 하는 최악조건 부하다. 정상적인 Low 레벨을 보장하려면 \(I_{C,req}\le I_{C,avail}\)이어야 하므로, 정적 Low 조건은 풀업 저항의 하한값을 결정한다.

    \[R_{L,min}\ge\frac{V_{PU,max}-V_{OL,target}}{I_{C,avail}-I_{leak,max}}\]

    반대로 통신 속도를 맞추기 위한 출력 상승시간 조건은 저항의 상한값을 제한한다.

    \[R_{L,max}\le\frac{t_{r,budget}}{2.2C_{load,max}}\]

    저항 공차를 고려했을 때 이 두 조건을 동시에 만족하는 저항값 구간이 존재해야 회로가 성립한다. 고온에서 CTR이 떨어져 가용 전류가 줄어들면 정적 조건을 맞추기 위해 더 큰 저항이 필요해지지만, 빠른 파형 복귀를 위해서는 저항을 줄여야 하는 설계 상충(trade-off)이 생긴다. 이를 단순히 LED 구동 전류를 늘려 해결하려 들면 포화 깊이가 깊어져 저장시간이 길어지고 LED의 장기 신뢰성도 저하된다. 저항값 여유가 나오지 않는다면 고속 로직 출력형으로 소자를 전환하는 것이 합리적이다. 아울러 LED OFF 시 고온 암전류(dark current)와 수신단 입력 누설로 인해 High 전압 레벨이 처지지 않는지도 점검한다.

    TLP2361 같은 고속 로직 출력형 소자에서는 이러한 CTR 계산 대신 전 동작 온도 범위에서의 최대 입력 임계전류와 권장 ON 전류, 보증된 전파지연 스펙을 직접 기준으로 삼는다.

    7. Fail-Safe는 전원과 배선 조건을 나누어 검증

    수신측 전원과 Enable 신호가 정상이고 LED가 꺼져 있을 때, 반전형 포토IC는 RX 라인을 안전하게 High(Idle)로 유지한다. 실무에서는 이 기준 상태를 전제로 다음 이상 조건을 나누어 점검한다.

    • 송신 보드 전원 차단: 타 회로 전원이나 GPIO 보호 다이오드 경로를 통해 LED로 역유입되는 전류가 없는가?
    • 송신 MCU 리셋 및 High-Z: 부팅 시 내부 풀다운, 누설 전류, 외부 바이어스 때문에 의도치 않게 LED가 켜지지 않는가?
    • LED 직렬 선로 단선: 신호선 단선 시 LED가 확실히 꺼지며 수신부 전원은 안정적으로 유지되는가?
    • 수신측 전원 차단·투입 및 저전압(Brown-out): 수신부 전원이 불안정할 때 출력단 상태와 수신 MCU 입력의 부분 전원(partial power-down) 정격에 문제가 없는가?

    수신부 전원 자체가 상실되었을 때는 RX High 상태를 보장할 수 없다. 부품 구조와 풀업 구성에 따라 출력이 Low로 떨어지는지, 고임피던스(Hi-Z)로 뜨는지, 혹은 불확정 상태가 되는지 회로 단위로 파악해 두어야 한다. 케이블 하네스 전체가 분리되는 경우와 LED 직렬 신호선 1가닥만 단선되는 경우의 거동도 나누어 분석한다.

    만약 단선이나 전원 이상으로 RX가 지속적인 Low 상태에 빠지면 MCU는 이를 Break 신호나 프레이밍 에러로 인식한다. MCU 설계마다 오류 플래그 발생 시점이나 버퍼 처리, 자동 복구 루틴이 다르므로, 사용하는 MCU의 UART 레퍼런스 매뉴얼에 맞춰 예외 처리 절차를 구현한다.

    8. 절연 하드웨어와 통신 검증 순서

    분리된 전원과 접지를 사용하는 도메인 A와 B 사이에 반대 방향의 TLP2361 통신 채널 두 개와 절연 DC-DC 전원 경로를 나타낸 시스템 구성도
    TX와 RX에 각각 하나의 절연 채널을 사용하는 양방향 UART 구성. 양측 전원·접지는 분리하고, 절연 DC-DC로 수신측 전원을 공급하는 예시다.

    양방향 UART 통신을 구성하려면 송신(TX→RX)과 수신(RX←TX) 경로를 각각 격리하는 2개 채널이 필요하다. 양측 수신부는 각 접지 도메인에서 독립적으로 공급되는 유효 전원을 요구한다. 일반적으로 독립된 로컬 전원이나 절연 DC-DC 컨버터를 함께 배치하며, 신호 절연 소자 자체는 전력을 전달하지 않으므로 수신측 전원 설계를 분리해 계획한다.

    디지털 아이솔레이터(예: ISO7721 등)를 도입하면 광학 LED 특유의 CTR 열화나 수명 문제는 사라지지만, 상시 대기 전력 소비와 전원 차단 시 기본 출력 상태(default output state)를 면밀히 따져야 한다. 예컨대 TI ISO772x 계열은 입력 전원이나 신호가 끊겼을 때 출력을 High로 유지하는 기본형과 Low로 떨어뜨리는 F 접미사형으로 나뉜다. UART의 Idle 상태가 High인 만큼 시스템 기본 상태에 부합하는 모델을 골라야 한다. TI ISO772x 데이터시트

    절연 내력은 데이터시트 첫 장의 단시간 내전압(dielectric withstand voltage) 수치에만 기대어 정하지 않는다. 상시 인가되는 실제 동작 전압, 기본절연 또는 강화절연 요구, 연면거리(creeping)와 공간거리(clearance), PCB 연면 슬릿 구조 및 관련 안전 규격을 종합 검토한다. 스위칭 노이즈가 심한 인버터나 전력 변환기 근처라면 공통모드 과도내성(CMTI, Common-Mode Transient Immunity) 스펙도 실제 스위칭 \(dv/dt\) 조건과 비교해 넉넉한 부품을 선정한다.

    보드 검증은 다음 절차로 나누어 단계별로 진행한다.

    1. 논리 극성 확인: 송신단 TX와 수신단 RX 간에 Idle High, 스타트 비트 Low, 스톱 비트 High 논리가 정확히 일치하는지 먼저 검측한다.
    2. 동적 파형 및 패턴 시험: 0x55, 0xAA, 0x00, 0xFF와 장문 연속 프레임을 전송하면서 신호 에지 시간, PWD, 수신 전압 레벨 및 통신 프레임 오류 유무를 계측한다. 연속 토글뿐 아니라 긴 Low(0x00) 유지 후 첫 High 복귀 시의 지연도 유심히 살핀다.
    3. 온도·전원 4코너(Corner) 시험: 목표 최저·최고 온도와 전원 전압의 최소·최대 조건을 조합해 시험한다. 저온에서의 LED 순방향 전압(\(V_F\)) 상승에 따른 구동 전류 감소와 고온에서의 CTR 저하 및 암전류 증가가 통신 타이밍에 미치는 영향을 확인한다.
    4. 전원 차단 및 단선 시험: 송수신측 전원을 개별적으로 켜고 끄거나 MCU 리셋 및 LED 직렬 신호선 단선 상황을 모사한다. 통신 두절 시 MCU의 오류 검출, 버퍼 플러시, 전원 복구 후 자동 통신 재개 루틴이 의도대로 동작하는지 검증한다.

    9. 설계 체크리스트

    • 목표 보레이트와 부하 조건에서 소자의 전파지연·PWD 및 출력 전압 마진을 검토했는가?
    • Idle High 상태에서 LED가 소등되며 TX에서 RX까지 신호가 비반전으로 정상 전달되는가?
    • LED 구동 전류를 GPIO 출력 특성, 저항 공차, 온도 계수, 장기 열화 마진까지 반영해 최악조건으로 계산했는가?
    • 고온 운용 시 선정한 부품 데이터시트의 CTR–온도 또는 고정 IF 조건 IC–온도 곡선을 직접 확인했는가?
    • 데이터시트의 전형 곡선과 최소 보증값, 활성 영역 CTR과 포화 상태 CTR의 차이를 명확히 구분했는가?
    • 출력 풀업 저항이 정적 Low 구동 조건(하한)과 동적 상승시간 요건(상한)을 동시에 충족하는가?
    • 수신부 전원 정상 조건뿐 아니라 MCU 리셋, 선로 단선, 전원 차단 시의 RX 수신 라인 상태를 점검했는가?
    • 양단 분리된 절연 전원과 접지 구성, 패키지 및 PCB의 연면·공간거리 요구사항을 만족했는가?
  • ULN2003 vs TPL7407L — DARLINGTON ARRAY와 NMOS ARRAY의 차이점

    ULN2003 vs TPL7407L — DARLINGTON ARRAY와 NMOS ARRAY의 차이점

    여러 채널의 부하를 하나의 IC로 구동해야 할 때, 대표적으로 사용되는 소자가 ULN2003과 같은 달링턴 어레이(Darlington Array)와 TPL7407L과 같은 NMOS 어레이다. 두 소자 모두 릴레이, 모터, LED, 솔레노이드와 같은 유도성 부하를 저전압 로직 신호로 구동할 수 있지만, 내부 구조가 BJT 기반인지 MOSFET 기반인지에 따라 전기적 특성과 손실이 크게 달라진다. 특히 전원 회로의 보조 구동단이나 시퀀스 제어에서는 이러한 어레이 소자의 선택이 신뢰성과 효율에 직접적인 영향을 준다.


    달링턴 어레이의 구조와 동작 — ULN2003을 중심으로

    ULN2003은 7채널의 NPN 달링턴 페어를 하나의 패키지에 집적한 소자로, 각 채널은 2개의 NPN 트랜지스터와 입력 저항 \( R_{B} \) , 베이스-이미터 저항 \( R_{BE} \) , 그리고 출력단의 플라이백 다이오드(flyback diode)로 구성된다. 입력 신호가 2.4V 이상 인가되면 달링턴 페어가 도통하여 출력이 GND 방향으로 전류를 싱크(sink)하는 오픈컬렉터 구조다.

    ULN2003A datasheet page 1 - internal schematic at top-right
    그림 1: ULN2003 단일 채널 내부 구조 — 2개의 NPN 트랜지스터로 구성된 달링턴 페어, 입력 저항 Rb(2.7kΩ), 베이스-이미터 저항 Rbe(7.2kΩ), 플라이백 다이오드 D1 포함

    달링턴 구성의 특성상 입력단 \( Q_{1} \) 과 출력단 \( Q_{2} \) 의 베이스-이미터 전압이 직렬로 연결되므로, 출력 포화 전압 \( V_{CE(sat)} \) 은 약 0.9V~1.1V로 비교적 높다. 예를 들어 \( I_{C} = 350mA \) 로 구동할 때, ULN2003의 \( V_{CE(sat)} \) 은 약 1.1V로 채널당 약 0.39W의 손실이 발생한다. 전체 7채널을 동시 구동하면 2.7W 이상의 열이 발생하므로 방열 설계가 필수적이다.

    ULN2003은 제조사에 따라 ULN2003A(LV), ULQ2003 등 다양한 변형이 있지만, 모든 채널이 동시에 최대 정격으로 동작하는 것은 보장되지 않는다. 데이터시트에는 채널당 최대 500mA의 싱크 전류를 표시하고 있으나, 이는 1채널만 구동할 때의 값이며 7채널 동시 구동 시에는 발열 제한으로 인해 채널당 100~150mA로 디레이팅해야 한다. 또 입력 전압이 TTL 레벨(5V)을 기준으로 설계되어 있어, 3.3V 마이크로컨트롤러로 직접 구동할 때는 \( V_{BE} \) 마진 부족으로 동작이 불안정해질 수 있다.

    그럼에도 ULN2003은 수십 년간 검증된 신뢰성과 광범위한 호환성을 가진다. 내장된 플라이백 다이오드 덕분에 릴레이나 솔레노이드 같은 유도성 부하를 외부 다이오드 없이 바로 구동할 수 있으며, 단가가 낮고 입수가 쉬워 산업용 제어 회로에서 여전히 널리 사용된다.


    NMOS 어레이의 구조와 동작 — TPL7407L을 중심으로

    TPL7407L은 7채널 NMOS 로우사이드 드라이버다. 각 출력에는 OUT을 애노드, COM을 공통 캐소드로 하는 내부 프리휠링(플라이백) 다이오드가 있으며, 아래 내부 회로도에서도 확인할 수 있다.

    TPL7407L datasheet page 7 - Functional Block Diagram
    그림 2: TPL7407L 내부 구조 — NMOS 출력, 게이트 구동 회로, 입력 풀다운 저항과 OUT→COM 내부 프리휠링 다이오드

    COM을 코일 전원의 양극에 연결하면 내부 다이오드가 턴오프 시 출력의 양전압 킥백을 클램핑한다. OUT7에 유도성 부하를 연결하는 경우에는 절대최대정격을 벗어나는 음전압 과도현상을 제한하기 위해 외부 쇼트키 다이오드도 권장된다(TI 데이터시트 §8.1, Figure 9). 이 쇼트키는 애노드를 GND, 캐소드를 OUT7에 연결하는 별도 보호이며, OUT→COM 내부 다이오드의 부재를 뜻하지 않는다.

    MOSFET 기반이므로 BJT의 \( V_{CE(sat)} \) 와 달리, 도통 시 저항 \( R_{DS(on)} \) 으로 손실을 모델링한다. \( I_{D} \) 의 전류가 흐를 때의 전압 강하는 \( V_{DS} = I_{D} \times R_{DS(on)} \) 이며, TPL7407L은 \( V_{GS} = 3.3V \) , \( I_{D} = 350mA \) 에서 \( R_{DS(on)} \) 이 약 1.2Ω 이하이므로 \( V_{DS} \approx 0.42V \) , 손실은 약 0.15W에 불과하다. 동일 조건의 ULN2003(약 0.39W) 대비 손실이 60% 이상 적다.

    입력 전압 특성도 가장 큰 차별점이다. TPL7407L은 \( V_{IH(min)} = 1.5V \) 로, 1.8V나 3.3V 로직에서도 충분한 게이트 구동 전압을 확보할 수 있다. 따라서 레벨 시프터 없이 저전압 마이크로컨트롤러로 직접 구동할 수 있어, 최신 MCU 기반 설계에서 부품 수를 줄일 수 있다. 또 입력 임피던스가 높아 마이크로컨트롤러 GPIO의 구동 전류 부담이 거의 없다.

    스위칭 속도 면에서도 MOSFET은 소수 캐리어 축적 효과가 없기 때문에, TPL7407L의 턴-온/턴-오프 시간은 수십 ns 수준으로 kHz 이상의 PWM 구동에도 적합하다. 반면 ULN2003은 \( t_{off} \) 가 수 μs 이상으로, 고속 스위칭 시 손실이 급격히 증가한다.

    내부 다이오드가 있어도 출력·클램프 전류와 열 정격을 확인해야 한다. COM은 내부 게이트 구동 전원도 겸하므로 전원 조건과 과도현상 대책을 함께 검토한다.


    주요 특성 비교: ULN2003 vs TPL7407L

    두 소자의 주요 전기적 특성을 정리하면 다음과 같다. 가장 큰 차이는 출력단 소자의 종류에서 비롯된 전압 강하와 입력 임계값에 있다.

    특성 ULN2003 (달링턴 어레이) TPL7407L (NMOS 어레이)
    출력 소자 NPN Darlingtion (BJT) N-Channel MOSFET
    채널 수 7 7
    입력 임계값 \( V_{IH(min)} \) 2.4V (TTL) 1.5V (CMOS)
    출력 전압 강하 \( @350mA \) \( V_{CE(sat)} = 0.9V \sim 1.1V \) \( V_{DS} = I_{D} \times R_{DS(on)} \approx 0.42V \)
    채널당 손실 \( @350mA \) \( P_{D} \approx 0.39W \) \( P_{D} \approx 0.15W \)
    7채널 동시 구동 손실 \( P_{D(total)} > 2.7W \) \( P_{D(total)} \approx 1.0W \)
    턴-오프 시간 수 μs (느림) 수십 ns (빠름)
    내장 플라이백 다이오드 있음 (COM-SUPPLY) 있음 (OUT→COM, OUT7 음전압 보호는 별도)
    입력 임피던스 중간 (BJT 입력) 높음 (MOSFET 입력)
    최소 입력 전압 약 2.0V 이상 필요 1.5V 이상
    PWM 호환성 저속 (1kHz 이하 권장) 고속 (수십 kHz 가능)
    단가 낮음 중간
    ESD 내성 높음 중간 (보호 회로 필요)
    ULN2003 vs TPL7407L 전력 손실 비교 그래프
    그림 3: 채널당 전력 손실 비교 — ULN2003(적색)은 전류에 선형 비례, TPL7407L(녹색 점선)은 I²에 비례하는 2차 곡선. 동일 전류에서 TPL7407L의 손실이 현저히 낮음

    표에서 보듯이, 두 소자의 본질적인 차이는 출력 전압 강하에서 비롯되는 전력 손실이다. ULN2003은 \( V_{CE(sat)} \) 이 전류에 따라 크게 변하지 않는 반면, TPL7407L은 \( R_{DS(on)} \) 이 부성 온도 계수를 가지므로 온도 상승 시 저항이 증가하여 손실이 다소 늘어날 수 있다. 그러나 실사용 영역에서는 TPL7407L의 손실이 ULN2003보다 항상 작다. 또 입력 특성에서 CMOS 레벨(1.8V)과 TTL 레벨(5V)의 차이가 현저하여, 저전압 시스템 설계에서는 TPL7407L이 사실상 유일한 선택지가 된다.


    설계 시 선택 기준

    실제 설계에서는 다음과 같은 조건에 따라 소자를 선택한다.

    구동 전류가 작고 채널 수가 적은 경우에는 ULN2003도 후보가 된다. 다만 내부 플라이백 다이오드는 TPL7407L에도 있으므로, 다이오드 유무만으로 선택하지 않는다.

    저전압 마이크로컨트롤러(1.8V/3.3V)로 직접 구동해야 하는 경우에는 TPL7407L을 선택한다. ULN2003은 3.3V 로직에서 \( V_{BE} \approx 1.3V \) 를 빼면 베이스 전류 마진이 부족하여 온도 변화나 소자 편차에 따라 동작이 불안정해질 수 있다. 레벨 시프터를 추가할 수 있지만, 부품 수와 기판 면적이 증가하므로 TPL7407L 한 개로 해결하는 것이 효율적이다.

    다채널 동시 구동이 많거나 전력 효율이 중요한 경우에도 TPL7407L이 적합하다. 예를 들어 SMPS의 보조 전원 시퀀서에서 4채널 이상의 릴레이를 동시에 구동한다면, ULN2003의 발열이 문제가 될 수 있다. TPL7407L은 동일 조건에서 열 손실이 절반 이하이므로 방열판을 생략하거나 기판 사이즈를 줄일 수 있다.

    PWM 구동으로 전류 제어가 필요한 경우에는 스위칭 속도가 빠른 TPL7407L을 사용한다. ULN2003은 수백 Hz~1kHz 정도의 저속 PWM만 가능하지만, TPL7407L은 수십 kHz의 PWM 구동이 가능하여 LED 디밍이나 DC 모터 속도 제어에 적합하다.

    고전압/고전류 유도성 부하 구동 시에는 두 소자의 출력·클램프 정격, 부하 에너지와 발열을 확인한다. TPL7407L의 OUT7용 외부 쇼트키는 음전압 보호용이므로 일반 플라이백 클램프와 구분한다.


    실장 호환성과 대체 시 주의사항

    해당 16핀 SOIC 기준 신호 핀 배치는 대응한다. 두 소자 모두 9번 핀 명칭은 COM이며 내부 클램프 다이오드의 공통 캐소드다. TPL7407L에서는 내부 게이트 구동 전원도 겸한다. 따라서 기존 회로의 COM 연결과 전원 조건을 확인한 뒤 대체 가능성을 판단한다.

    반대로 TPL7407L을 사용 중인 설계에서 ULN2003으로 대체할 경우, 입력 신호 레벨이 3.3V 이하라면 충분한 베이스 전류를 확보할 수 없어 동작하지 않을 수 있으므로 반드시 확인해야 한다.

    핀 배열 비교 (16핀 SOIC 기준)

    핀 번호ULN2003TPL7407L차이점
    11B (입력 1)1B (입력 1)동일
    22B (입력 2)2B (입력 2)동일
    33B (입력 3)3B (입력 3)동일
    44B (입력 4)4B (입력 4)동일
    55B (입력 5)5B (입력 5)동일
    66B (입력 6)6B (입력 6)동일
    77B (입력 7)7B (입력 7)동일
    8GNDGND동일
    9COM (플라이백 다이오드 공통)COM (클램프 공통·내부 구동 전원)클램프 공통, 내부 구동 전원 기능 추가
    107C (출력 7)7C (출력 7)동일
    116C (출력 6)6C (출력 6)동일
    125C (출력 5)5C (출력 5)동일
    134C (출력 4)4C (출력 4)동일
    143C (출력 3)3C (출력 3)동일
    152C (출력 2)2C (출력 2)동일
    161C (출력 1)1C (출력 1)동일
    표 2: 16핀 SOIC 핀 배열 비교 — TPL7407L의 COM은 클램프 공통과 내부 구동 전원을 겸함

    핵심 차이는 9번 핀의 사용 조건이다. TPL7407L의 COM은 완전 구동을 위해 8.5~40V가 권장된다. 더 낮은 COM 전압에서는 구동이 약해져 온저항이 커질 수 있다. COM의 전압 상승률은 0.5V/μs 미만이 되도록 필요한 바이패스를 설계한다(TI 데이터시트 §9). 핀 배치가 대응해도 전기적 대체 조건은 별도로 확인한다.

    최근에는 ULN2003의 단점을 보완하면서도 유사한 핀 배열과 내장 다이오드를 갖춘 소자들이 등장하고 있으며, TI의 TPL7407L뿐 아니라 Toshiba의 TBD62083A(DMOS), Infineon의 ISO1H811G(절연형) 등 다양한 대체 소자가 있으므로 설계 요구사항에 맞추어 최신 소자를 검토하는 것이 바람직하다.

    기술 정정 근거: TI 제품 정보 — 7채널 NMOS, 내부 프리휠링 다이오드, ULN2003A 대응 핀 배치; TI ULN2003A — 내부 클램프와 SOIC COM 핀 배치; TI TPL7407L Rev. D — §5, §7.2~7.4, §8.1 Figure 9, §9.